IPcore开发方案

IP核（Intellectual Property core），是一段具有特定电路功能的硬件描述语言程序，该程序与集成电路工艺无关，可以移植到不同的半导体工艺中去生产集成电路芯片。因此使用IP核是一个发展趋势，IP核的重用大大缩短了产品上市时间。

化繁为简

减少设计和调试时间
加速开发进程

灵活性强

VHDL代码
提供丰富的通用参数

兼容性好

支持多种协议规范
可以在低成本FPGA上实现

可视化

由于Vivado IPI提供了GUI界面
支持图形化配置

MTSN IPcore

全面的TSN开发方案，能够实现多种TSN协议规范

MTSN IP核是一个灵活的HDL代码，可以生成TSN端点或TSN桥接实现。该IP提供了一组丰富的通用参数，以获得最佳的功能资源权衡。由于Vivado IPI提供了GUI界面，因此可以在VHDL级别或以图形方式配置这些通用项目。

虹科TSN一站式方案

虹科已推出完善的TSN时间敏感网络产品线,支持多种TSN标准,可实现完整的TSN功能,并提供TSN配置,评估,测试,验证的工具;已经过汽车,铁路,轨道交通,工业等领域严苛工作环境的验证

网络化IPcore

以太网融合趋势下，工业、能源、汽车、航空航天和电信等领域在OT/IT网络中采用大规模的可操作性以太网解决方案。IPcore开发方案可以缩短客户产品的上市时间，降低设计风险

网管/非网管IPcore

高可用性冗余网络
HSR/PRP/PTP IPcore

其他网络化IPcore

其他IPcore

同步IPcore

MultiSync PTP & IRIG-B

MULTIsync IP核是一个多协议冗余时间同步核，可提供亚微秒的时间同步，从而为每种情况提供最大的灵活性。它能够使用IEEE 1588-2008（PTPv2）和IRIG-B时间同步协议提供时间同步

IEEE1588v2普通和边界时钟

精确时间基础是Xilinx FPGA的IEEE1588-2008 v2兼容时钟同步IP内核。它能够准确地为IEEE 1588报文打上时间戳，并提供兼容的计时器。所有这些过程均由硬件模块执行

IEEE 1588v2 无CPU从站时钟

IRIG-B 主站

IRIGtimeM 在FPGA器件上实现兼容IRIG 200-04的时间同步主站。该IRIG-B主站IP旨在支持所有IRIG-B编码表达式以及DCLS和AM调制，以提供最大的灵活性

IRIG-B 从站

IRIGtimeS 在FPGA器件上实现兼容IRIG 200-04的时间同步从站。该IRIG-B从站IP核已被设计为支持所有IRIG-B编码表达式以及DCLS和AM调制，以提供最大的灵活性

如何测试和验证复杂的FPGA设计？

在IP核的开发过程中，面临着许多关键技术，比如IP核的规格定义、基于接口的设计、IP核测试存取结构标准、IP核的验证与打包等。对于IP核的验证，主要是建立参照模型和测试平台，然后进行回归测试和形式验证。这里参照的模型主要用于对系统功能进行验证以及和RTL模型的对照验证，该模型主要用Verilog HDL等语言来构造。测试平台的建立与子模块设计并行，搭建验证环境和开发测试用例，并针对IP核的行为级模型对测试环境和测试用例进行调试，从而同步准备好用来仿真测试RTL级IP核的验证环境和测试用例。

仿真和验证是开发任何高质量的基于 FPGA 的 RTL 编码过程的基础。在下方的文章中，我们将分享我们设计过程中的关键步骤，并将基于虹科以太网IP核产品组合进行介绍。