SpaceWire IP核

SpaceWire IP核是VHDL内核，它实现了具有AXI管理接口的完整、可靠和快速的SpaceWire编解码器，为FPGA和可配置的SoC器件进行合成。

该IP核可以在没有“目标地址”的点对点链接中运行到数据包级别。它的设计符合ECSS-E-ST-50-12C。SpaceWire IP支持通用和快速两种实现模式，其中发送器被设计为支持比特率高达5倍系统时钟频率。

数据接口

Rx 比特率高达系统时钟频率的 x4
Tx 时钟频率在 100MHz-625MHz 之间
单独的 clock domains

FIFO 配置

Tx FIFO 深度完全可配置：从 64 字节到 16384 字节
Rx FIFO 深度完全可配置：从 64 字节到 16384 字节

接口

AXI-Stream （数据）
AXI-4 Lite （配置与管理）

性能

高达 200Mbps 的链接速度

SoC-e的SMARTcia板可支持SpaceWire IP核，专用于空间环境的一个平台，可满足当前法规要求。

有关此IP、许可模式和基于此标准的交钥匙项目的更多信息，请联系我们：info@hkaco.com。

可用于Xilinx Vivado工具的SpaceWire IPcore

通过利用新的Xilinx Vivado工具，可以将SpaceWire IP无缝集成到您的FPGA设计中，该工具允许在图形用户界面中使用IP内核并以简单的方式配置IP参数。

以下Xilinx和Microchip FPGA系列支持SpaceWire IP：

7 系列（Zynq、Spartan、Artix、Kintex、Virtex）
超大规模（Kintex、Virtex）
Ultrascale+（Zynq MPSoC、Kintex、Virtex）
XQR 系列（航天级 FPGA）：Virtex-5QV 和 Virtex
PolarFire & PolarFire SoCMicrochip 的 FPGA

为什么选择SpaceWire技术？

SpaceWire协议是机载航天器上用于高速链路和网络的标准，简化传感器、大容量存储器、处理单元和下行链路遥测子系统之间的互连。它是全双工、双向、串行、点对点数据链路。它在每个方向上使用两个差分对对数据进行编码。总共有八根信号线，每个方向有四根。SpaceWireRDDP可能适用于许多航空航天微电子设备，例如航天器系统、总线系统和嵌入式微控制器。欧洲航天局（ESA）与包括NASA、JAXA和RKA在内的国际航天机构合作，协调了该航天器通信网络标准的演变。